2026 年 9 月 30 日,半導體電子設計自動化(EDA)領導廠商 Synopsys 與 OpenAI 公布一項多年度戰略合作:雙方將作為優先合作夥伴,共同開發並交付名為 GPT-Synopsys 的晶片設計專用模型,把 OpenAI 的前沿人工智能能力,與 Synopsys 的 EDA 工具與晶片設計專業結合。
這則公告的重點,不只是「再接一層通用模型插件」,而是把合作寫成可核對的工程與商業邊界:授權、研發、上架路徑、數據治理與早期客戶接觸。
合作在談什麼
根據 Synopsys 新聞室當日稿件,雙方簽署涵蓋範圍廣泛的多年度協議,目標是聯合開發並向全球客戶提供 GPT-Synopsys。協議要點包括:
- OpenAI 將授權使用 Synopsys 的可信 EDA 工具,用於開發該專用模型;
- 雙方在研發與聯合市場推廣上緊密協作,並設有共享營收框架;
- 聯合服務擬捆綁運算、模型與授權,同時保護客戶專屬的設計數據。
Synopsys 總裁兼行政總裁 Sassine Ghazi 在稿中表示,半導體工程需要在不犧牲功耗、效能與面積(PPA)以及「一次做對矽」(first-time-right silicon)的前提下,大幅加速設計流程;與 OpenAI 合作,是要把前沿智能帶進晶片設計,同時維持製造成功所需的嚴謹與信任。

OpenAI 總裁兼共同創辦人 Greg Brockman 則表示,公司正用最先進技術改善驅動人工智能的系統本身;與 Synopsys 合作,是要把這項工作帶到晶片設計,協助工程師探索更多設計、更快得到可運作的晶片,從而打造更好的人工智能並惠及更多人。
從「接上工具」到「成為工具專家」
稿件區分了兩種階段。今日已有的做法,是以 agentic AI 把通用模型連到 EDA 工具,去跑晶片設計工作流。下一步——也是這次合作所描述的躍進——則是讓前沿模型成為 使用 EDA 工具的專家:學習像資深工程師一樣操作工具、解讀輸出,並用工具迭代優化設計。
在此定位下,GPT-Synopsys 被描述為能推理晶片設計與驗證,並直接操作 Synopsys 工具。工程師可委派設計目標——從 PPA 優化到時序與驗證收斂——由代理執行工具、解讀結果、實作變更,並迭代至可供工程師覆核的已驗證結果。
系統層面,稿件稱 GPT-Synopsys 將運行於 OpenAI 託管的基礎設施,設計上可與客戶的 agent harness 系統互通,並與 Synopsys.ai 以及 Synopsys Autopilot(agentic AI 平台)深度整合。
數據與安全邊界
對企業客戶而言,公告特別寫明若干治理條款,可作為後續核對的錨點:
- 客戶數據不用於訓練該模型;
- 數據在靜態與傳輸過程中加密;
- 可透過可配置的保留、審計與權限控制來管理;
- 強調企業級安全、治理與存取控制。
這些表述屬於公司公布的合作與產品設計原則,實際落地仍取決於後續服務條款與客戶配置。
目前走到哪一步
Synopsys 明確寫道:與領先半導體客戶的早期技術合作已經展開(early technology engagements are underway)。換言之,這是已簽署、已啟動接觸的合作宣布,而不是宣稱 GPT-Synopsys 已對所有市場、所有客戶全面開放。
稿件亦含前瞻性陳述(forward-looking statements),涵蓋開發、能力、時程、可用性與預期效益等,實際結果可能與表述有異。閱讀時宜把「將/計劃/設計為」與「已可用」分開看待。
為什麼這則新訊值得記下
近一季產業討論大量集中在對話代理、常駐雲端代理與發布前安全護欄。GPT-Synopsys 把鏡頭轉向另一條同樣關鍵的產業鏈:設計下一代算力晶片的工具本身。若專用模型真能以專家級方式操作 EDA、並在客戶數據隔離與企業治理下迭代設計,影響的是半導體工作流的節奏與可探索的設計空間——而不只是聊天介面的新功能列。
就目前可核對的一級材料而言,可記下的是:多年度優先夥伴關係、EDA 工具授權用於專用模型開發、聯合研發與共享營收、OpenAI 託管基礎設施、與 Synopsys.ai/Autopilot 整合、客戶數據不訓練,以及早期客戶技術接觸已在進行。更廣的上架節奏與實測成效,仍有待後續官方更新。
主要來源:Synopsys 新聞室,〈OpenAI and Synopsys Announce GPT-Synopsys: Frontier Intelligence to Revolutionize Chip Design〉,2026-09-30,https://news.synopsys.com/2026-09-30-OpenAI-and-Synopsys-Announce-GPT-Synopsys-Frontier-Intelligence-to-Revolutionize-Chip-Design


